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      可以讓14nm+14nm>7nm了?華為公布芯片堆疊結(jié)構(gòu)等專利!
      發(fā)布時間:2023-08-10 00:19:23 文章來源:嗶哩嗶哩
      天眼查顯示,近日華為技術(shù)有限公司新增多項專利信息,其中一項發(fā)明專利


      (資料圖片僅供參考)

      天眼查顯示,近日華為技術(shù)有限公司新增多項專利信息,其中一項發(fā)明專利名稱為“芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備”,公開號為CN116504752A。該專利涉及的技術(shù)領(lǐng)域為芯片技術(shù)領(lǐng)域,尤其涉及一種芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備,該技術(shù)將被用于簡化芯片堆疊結(jié)構(gòu)制備工藝。

      該專利也是再次引起了一些網(wǎng)友的討論,像是“華為可以將兩塊14nm制程芯片堆疊在一起,實現(xiàn)與7nm制程芯片相似的性能和功耗”等等,而類似的說法華為官方已經(jīng)多次證實是假消息。需要指出的是,通過芯片疊加工藝讓兩塊14nm芯片達到7nm水平說法本身就是錯誤的。芯片堆疊技術(shù)方案難題包含了熱管理、電氣互聯(lián)、封裝和測試、制造技術(shù)等等,想要完成這些并非易事。

      此外,兩塊14nm制程芯片疊加在一起,還要功耗與7nm制程芯片相當(dāng),暫且說可以組合,這樣實現(xiàn)后也是通過降頻。要知道,14nm制程芯片達到7nm的性能水平就必須功耗翻倍,同時還得進一步擴大芯片面積才能塞下更多的晶體管,這顯然脫離了芯片發(fā)展規(guī)律。

      再來說功耗,以手機處理器為例,7nm制程芯片功耗基本在7W左右,14nm制程芯片想要保持跟前者相當(dāng)?shù)男阅埽木椭辽僖槐丁H绻麅蓧K芯片疊加,那功耗可以說是倍增了。最后,小伙伴們對于芯片堆疊還有什么想要知道的嗎?

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